作者 | 万连山

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今天最火热的是一个字母：τ。

HW半导体业务总裁何庭波，在国际电路与系统研讨会上，正式抛出一个新概念：“韬（τ）定律”。

这是中国企业在全球半导体领域，首次提出指导整个产业发展的全新原则。

它是否真的能适配当下芯片行业，替代摩尔定律成为未来十年产业核心纲领？

01

自从1965年摩尔定律诞生，半导体行业的底层逻辑一向简单粗暴：几何缩微。

说白了就是把晶体管越做越小。每18-24个月，同等面积芯片上的晶体管数量翻一倍，性能提升一倍，成本下降一半。

但从90纳米、28纳米一路狂飙到今天的3纳米、2纳米，这套逻辑不可避免地撞上了两堵墙：

物理极限

硅原子的直径大约是0.22纳米，晶格间距约0.54纳米。

当制程逼近2纳米甚至1纳米时，已经不是在做工程了，是在“雕刻原子”。

这时候，一个至今都没有完美解释的物理现象出现了：量子隧穿效应。

当控制电流的开关门薄到只有几个原子那么厚的时候，电子就会像穿墙一样“漏”过去。开关关不住，电流到处乱跑，带来的直接后果就是极其恐怖的漏电和发热。

早在2005年，曾经与摩尔定律并驾齐驱的“登纳德缩放定律”就已经宣告失效，芯片行业进入了痛苦的“暗硅时代”。

虽然能塞进更多晶体管，但你不敢同时把它们全打开，因为芯片会瞬间融化。

经济极限

摩尔定律背后还有一个经常被忽视的“洛克定律”，即芯片制造厂的成本每四年翻一番。

根据台积电历年财报和业界预估，建设一座28纳米的晶圆厂大约需要60亿美元；而到了3纳米节点，这个数字飙升到了200亿美元起步。

技术越先进，能玩得起的玩家就越少。

20年前全球有几十家顶级晶圆厂，现在呢？基本只剩下台积电、三星和英特尔这三家还在牌桌上。

晶体管的成本红利早就已经彻底消退，微缩的边际收益断崖式下跌。

但需求方面，随着AI军备赛越来越激烈，又呈指数级暴涨。

一边是挤牙膏般艰难且死贵的“尺寸微缩”，另一边是供不应求的算力需求。

这个巨大的剪刀差，就是当前市场最大的痛点。

以“时间（τ）缩微”替代“几何缩微”为核心的韬（τ）定律，是可能的解法之一。

其中，希腊字母τ代表的是“时间常数”。

在电路里，它主要指RC延迟（电阻-电容延迟），即信号在电路中从A点传输到B点、完成一次状态切换所需的时间。

摩尔定律是“空间维度”：要让性能变强，就得把晶体管做得得越密越小，让互连线变得越细，这样单位面积里数据就越多。

韬定律是“时间维度”：不再死磕把晶体管做得更小，而是系统性地降低时间常数τ。目标是让信号在系统里跑得更快、走得更短、等待得更少。

打个比方：

北京早高峰堵车，摩尔定律的解决办法是发明更窄的微型汽车，硬塞进二环里。

韬定律的解法是“优化红绿灯系统、架设3D立体高架桥、修地铁、规划潮汐车道”。车的大小没变，但通勤时间被大幅压缩了，整个城市的交通通吐量（性能）实现了跃升。

如果说摩尔定律是“在针尖上建高楼”的微雕技艺，韬定律就是“让全城交通不再堵塞”的系统级城市规划。

本质是一次思维实验，而非技术革命。

02

为了实现“时间缩微”，需要构建一套贯穿四个层级的协同优化体系。

1.器件层面

由于不强求几纳米的制程，工程师可以采用新材料（如背面供电网络、新接触面材料），从底层最大限度缩微器件级的时间常数τ。

2.电路层面

突破平面布局的物理边界，将原本摊在二维平面的逻辑电路，通过3D堆叠技术折叠到三维空间。

原来相隔很远的两个模块，折叠之后极大缩短了关键路径的走线长度，直接把信号传播的电阻和电容负载打下来。

3.芯片层面

过去芯片设计是黑盒，软件工程师不管硬件怎么跑。

韬定律要求通过“软件、架构、芯片”的全栈协同设计，基于实际的工作负载，实现对指令流和数据流的细粒度控制。用算法提高系统的并行度，减少无用的等待时间，从而大幅降低端到端的执行时间。

4.系统层面

简而言之就是，几百张AI加速卡，通过灵衢总线连在一起，在软件层面看来就像是一张拥有无限大显存的超级卡。

通信时延被极度压缩，时间常数在系统级被打下来。

这是在登纳德缩放定律失效后，全球半导体行业首个在整个计算栈建立统一优化目标的全新理论框架。

其最大的战略优势很明显：绕开尖端光刻依赖，破解卡脖子困局。

用成熟制程的硬件成本，跑出先进制程的性能。

但说了这么多，很多人肯定还是觉得，似乎说来说去都只是表达目标，但具体怎么做，并没有什么建设性的提议。

是不是有点虚？

一个三十多岁、通过化妆看起来像只有二十岁的女生，和一个真的只有二十岁的女大学生，正常男人会选谁？

你就是说破了天，2nm就是比3nm好，这是不可改变的客观事实。

或许是为了打消疑虑，证明韬定律不是画饼，何总承诺今年秋季发布的麒麟新芯片，将完整、率先采用“逻辑折叠技术”，由单层扩展至双层。

并作出一个大胆目标：不依赖最顶尖的极紫外光刻机，到2031年，高端芯片晶体管密度等效达到1.4 nm制程水平。

但想要达到这个目标，无疑极其困难。

不要无脑吹捧，韬定律有其无法忽视的短板。

第一，设计复杂度太高。逻辑折叠带来的不仅是布线难度的攀升，更是对散热的巨大考验。逻辑层叠在一起，热量怎么散发出来？这对材料学和热管理提出了极高要求。

第二，没有行业标准。摩尔定律有现成的EDA工具箱；韬定律的全新架构意味着很多仿真工具、测试标准都要推倒重来。

即便HW能氪服这些困难，还有一个问题。

这套打法需要从底层器件、芯片架构一路打通到操作系统和总线协议，可以说是HW自研的闭环技术生态。

全球能把四层全栈捏在自己手里的公司，除了苹果，几乎找不到第三家。

也就是说：韬定律不具备普适性，生态壁垒太高。

如果是这样，对整个行业的影响，或许就没有想象中那么大。

03

其实放眼全球，所有厂家都在变相寻找摩尔定律的替代品。

台积电的CoWoS、英特尔的Foveros、AMD的3D V-Cache，都在做类似“缩短通信距离、提升系统效率”的尝试。

但至今为止，并没有谁敢说自己找到了解决摩尔定律痛点的完美方案。

要么难度太高，要么不具备普适性。

至少在目前，基于摩尔定律的IP设计、EDA工具、晶圆代工、封测，已经形成了完美闭环。

虽然如今缺点明显，但依然是性价比最高的方案。

当然，这并非否定突破创新。

比如韬定律，不盲目追求尺寸上的“小”，而是追求时间上的“快”与效率上的“高”。

不论是否成功，都是一次伟大的尝试。（全文完）