一. 摩尔定律逼近极限

过去六十余年，半导体产业始终沿着摩尔定律的轨迹高速发展：通过几何缩微，持续缩小晶体管物理尺寸，实现性能提升、成本下降。

但当前这条路径已走到物理与经济双重极限：

（1）物理极限：1-2nm制程下，晶体管接近原子量级，量子隧穿效应导致电子失控漏电，发热呈指数级上升等问题。 

（2）经济极限：3nm制程设计成本超10亿美元，单次流片费用超5亿美元，投入产出比严重失衡。

（3）供需严重错配：能效/带宽需求呈指数级增长，而几何缩微放缓导致芯片性能提升幅度大幅收窄。

二、韬（τ）定律：以 “时间缩微" 替代“几何缩微"

2026年5月24日，何庭波在ISCAS 2026正式提出韬定律，构建后摩尔时代半导体全新演进体系。

2.1 核心内涵

（1）摩尔定律：追求 "空间密度"，通过缩小晶体管尺寸提升性能，依赖EUV先进制程设备。

（2）韬定律：追求 "时间效率"，以降低信号在芯片里跑的时间（τ）为核心目标，通过全栈优化压缩信号传播时延。

2.2 四大实现维度

（1）器件层面：优化晶体管结构与材料，降低电阻与电容，从源头减少时延。

（2）电路层面：采用逻辑折叠技术，将二维平面电路三维立体折叠，关键路径缩短50%-80%，相同面积下晶体管密度提升2-5倍。

（3）芯片层面：软硬全栈协同，采用异构计算、存算一体架构，打破 "内存墙" 与 "功耗墙"。

（4）系统层面：灵衢总线协议，实现超节点统一内存编址，通信时延降低 60%以上。

三. 四大增量方向

3.1 EDA工具

当前的3D堆叠（如存储芯片）更多是物理堆叠：把die摞在一起，用TSV（硅通孔）连接，本质还是在二维设计的基础上做封装优化。

逻辑折叠要求从设计阶段就嵌入3D思维，本质是芯片设计范式的革新。

相关厂商：华大九天、概伦电子、广立微。

3.2 晶圆代工

通过设计优化实现高性能，用14/7nm工艺底座打出7/5nm实际性能，可大幅提升晶圆代工产能利用率和价值。

相关厂商：中芯国际、华虹公司。

3.3 先进封装

逻辑折叠和高密度集成必须依赖先进封装技术，包括3D堆叠、TSV、混合键合、Chiplet异构集成等技术。

先进封装厂商：长电科技、通富微电、华天科技、甬矽电子。

设备厂商：拓荆科技（混合键合设备）、中微公司（TSV设备）、北方华创（TSV设备）、华海清科（CMP设备）。

3.4 封装材料

3D堆叠会带来多重挑战：热管理压力剧增、机械应力复杂、可靠性要求极高；高端封装材料需求及价值量提升。

相关厂商：德邦科技、耐科装备、华海诚科。