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二十年来，半导体行业通过不断重塑晶体管结构，始终紧跟“摩尔定律”的步伐：从平面晶体管（Planar）演进至鳍式场效应晶体管（FinFET），再到如今的环绕栅极（GAA）纳米片（nanosheet）结构。每一次技术迭代，都为芯片微缩带来了大约十年的发展空间。

当前，随着领先的逻辑芯片制造商将纳米片工艺推向生产阶段，一种全新的晶体管架构——互补式场效应晶体管（CFET）——已成为IEDM（国际电子器件会议）和VLSI研讨会（超大规模集成电路研讨会）关注的焦点。

CFET不再将n型和p型晶体管并排放置，而是将它们垂直堆叠在一起（图1）。其核心理念非常直观：标准的CMOS反相器需要一个NMOS和一个PMOS器件并排排列，这会占用晶圆上相应的面积；而CFET通过垂直堆叠，理论上可以在大约一半的水平面积内实现同样的逻辑功能（图2）。

目前，多家芯片制造商将CFET视为推动逻辑芯片微缩超越2纳米节点、迈入“sub-1纳米”时代的关键架构。在过去三年里，英特尔（Intel）、台积电（TSMC）、三星（Samsung）和IBM研究院（IBM Research）均已通过实际的硅片验证，展示了这一架构的可行性。

通往同一堆叠结构的两种路径

构建 CFET（互补场效应晶体管）主要有两种方式，目前业界尚未就其中一种达成共识。

在“单片集成”（monolithic integration）流程中，底部和顶部晶体管在同一晶圆上通过连续的工艺步骤依次构建——即先完成底部器件的制造，再在其上方形成顶部器件的沟道材料和栅极堆叠。这种方式使整体工艺流程更为简化，但代价是已完成的底部晶体管必须承受构建上方器件所需的所有热处理和刻蚀步骤。

而在“顺序集成”（sequential integration）流程中，底部和顶部晶体管分别在不同的晶圆上制造（通常在工艺的不同阶段，有时甚至采用不同的沟道材料），然后再将它们键合在一起。顺序集成缓解了“热预算”（thermal budget）方面的挑战，但增加了晶圆键合、对准以及额外的光刻步骤。

迄今为止，台积电（TSMC）、三星（Samsung）和英特尔（Intel）所展示的方案大多采用单片集成；而 IBM 研究院（IBM Research）则围绕顺序集成路线制定了其技术发展蓝图，下文将对此作进一步探讨。

首次展示：IEDM 2023

在2023年12月举行的IEDM（国际电子器件会议）上，CFET（互补场效应晶体管）技术从PPT上的概念演变为功能性器件。英特尔、三星和台积电均在会上展示了各自的相关数据——这是这三家公司首次在同一场会议上展示CFET研究成果。

英特尔展示了一个完整的反相器电路（而非孤立的器件）。该电路采用60纳米的接触多晶硅间距（CPP），每个器件包含三个堆叠的纳米片（此前研究中为两个），器件间距也从50纳米缩减至30纳米。英特尔还将这一演示与“背面供电”技术相结合——即从晶圆下方连接底层晶体管，而非在器件上方同时布设电源线和信号线。英特尔表示，在完全微缩的情况下，这种CFET反相器的面积可缩小至同等并排式CMOS反相器面积的一半左右。

三星在其 3D 堆叠场效应晶体管（3DSFET）架构中，展示了在 45 纳米和 48 纳米栅极间距（CPP）下，每个器件对包含单个纳米片（nanosheet）的结构。该公司还报告称，在隔离堆叠器件之间的源极和漏极区域时，工艺已从湿法化学刻蚀转变为干法刻蚀；据三星表示，与此前的方法相比，这一改进使器件良率提高了约 80%（见图 3）。

台积电（TSMC）在 48 纳米栅极间距（CPP）的方案中，采用了一层高锗含量的硅锗（SiGe）材料，使得堆叠纳米片之间的隔离区域能够在工艺流程的较早阶段（即最终纳米线释放步骤之前）被刻蚀去除。这种工艺顺序的调整，旨在保护已形成的隔离层，使其免受后续高温工艺步骤的影响。当时业界估计，CFET（互补场效应晶体管）的商业化生产还需 7 到 10 年时间——后续发表的论文在很大程度上印证了这一预测。

进展报告：IEDM 2024

时隔一年，相关技术已从孤立的器件发展到了可实际运作的逻辑门。

台积电（TSMC）研发探索总监 Sandy Liao 展示了该公司所称的首个功能完整的 CFET（互补场效应晶体管）反相器；该反相器采用单片集成工艺制造，栅极间距（gate pitch）为 48 纳米。这些器件在高达 1.2 伏的电压下表现出均衡的电压传输特性；n 型和 p 型器件的亚阈值摆幅（subthreshold slope）均为 74–76 mV/decade——对于首个可运作的电路而言，这些数据相当可观，且已接近量产节点所需的技术指标。

三星（Samsung）与 IBM 研究院（IBM Research）联合展示了一种标准 CFET 堆叠结构的变体：其器件并未将顶部和底部沟道设计为相同的宽度，而是采用了“阶梯状”结构——底部 NFET 包含两个较宽的纳米片（nanosheet）沟道，而顶部 PFET 则包含三个较窄的沟道。IBM 的 Chen Zhang 表示，这种阶梯状几何结构“通过降低总堆叠高度，缓解了高深宽比工艺带来的挑战”，同时在相同占位面积下，其性能优于等宽堆叠结构。此外，较宽的底部沟道还为工艺设备提供了更直接的“视线”路径，以便在下层器件上形成接触点——这正是 CFET 制造流程中最困难的步骤之一。

英特尔（Intel）在 2024 年 IEDM 上并未发布新的 CFET 数据，尽管此前两年该公司均有相关成果展示。这一“缺席”引起了一些关注，但从该公司随后在 VLSI 研讨会（VLSI Symposium）上发表的论文来看，这更像是一次暂时的停顿，而非技术方向的改变。

2026年VLSI：重点更加明确

在2026年超大规模集成电路（VLSI）技术与电路研讨会上，英特尔（Intel）和三星（Samsung）均展示了更具前瞻性、且更贴近量产需求的CFET（互补场效应晶体管）相关数据。

英特尔的论文介绍了一种基于(110)晶向硅衬底构建的CFET反相器。该设计在45纳米栅极间距下，集成了2×2阵列的RibbonFET式纳米片（nanosheet），并结合了PowerVia背面供电技术及背面直接接触结构；此外，还通过“外延层至外延层”（epi-to-epi）的通孔连接了堆叠的源极/漏极区域。该设计将PMOS器件置于NMOS器件之上——这与目前已发表的大多数CFET研究方案相反。其采用了一种混合堆叠结构，结合了(110)和(100)晶向的硅材料，旨在提升顶部PMOS器件的空穴迁移率；两个晶体管之间则由一层厚度不足10纳米的中间介质隔离层隔开。

三星的论文则进一步推进了CFET的微缩水平，提出了一种“3DSFET”结构。该结构在顶部和底部器件中均采用了三个纳米片沟道，栅极间距为42纳米。据称，这是目前堆叠式FET（stacked FET）中沟道数量最多的方案。该设计被定位为一种在短期内有望实现工业化量产的、极具前瞻性的CFET微缩方案，而非仅仅是纯粹的研究演示。

IBM 的“顺序式”方案：“Nanostack”

尽管英特尔（Intel）、三星（Samsung）和台积电（TSMC）主要专注于单片集成（monolithic integration），但 IBM 研究院（IBM Research）却围绕“顺序式”（sequential）方法构建了其 CFET（互补场效应晶体管）技术路线图——即“Nanostack”。这种方法并非在同一连续工艺流程中同时形成多层晶体管，而是先完整构建一层晶体管，随后在其上方再构建下一层。

IBM 采取这一方案的核心考量在于“热预算”（thermal budget）。在单片集成结构中，底层的晶体管必须经受住上方晶体管制造过程中所有高温步骤的考验——据 IBM 称，这些退火工艺的温度可超过 900°C，且持续时间长达数小时。而采用顺序式构建方法，各层晶体管先在独立的晶圆上分别制造，待各自的高温工艺完成后再进行键合（bonding），从而规避了上述热限制。

此外，IBM 的“Nanostack”设计并未将上下两层晶体管完全垂直对齐堆叠，而是采用了交错布局。IBM 表示，这种设计使得晶体管的前侧和背侧都能获得更多的直接接触点，从而简化了互连布线——否则，布线将不得不绕过整个堆叠结构的高度。

据 IBM 预测，与当前的 2 纳米级工艺节点相比，该技术可带来约 50% 的性能提升、70% 的能效改善，以及 40% 的面积缩减。IBM 还指出，顺序式方法比单一的堆叠层结构具有更强的扩展潜力：据其估算，四层结构的“Nanostack”器件相比两层结构，电路面积可进一步缩小约 40%。IBM 预计，从其最新发布的研究成果算起，该技术走向商业化大约还需要六年时间。

制造工艺的严峻挑战

尽管各团队所采用的具体架构各不相同，但他们在开发 CFET（互补场效应晶体管）时，都面临着一系列相似的工艺难题。如何连接位于顶层器件下方的底层晶体管——通常只能在晶圆减薄后从背面进行访问——依然是 CFET 制造流程中最艰巨的步骤之一。

上述多篇论文本质上都是针对这一难题提出的不同解决方案，包括：干法刻蚀隔离、交错式层级结构、背面电源通孔（backside power vias）以及外延层到外延层的互连通孔（epi-to-epi vias）。另一个反复出现的问题是高深宽比（high-aspect-ratio）结构的实现：在构建更高的晶体管堆叠时，既要完成图案化和填充，又要确保结构不会坍塌。此外，顶层和底层沟道材料之间精确的刻蚀选择比也至关重要，必须确保在加工其中一层器件时，不会对另一层造成损伤（图 4）。

从工艺设备制造商的角度来看，这种技术演进也呈现出类似的特征。泛林集团（Lam Research）将从 FinFET 向全环绕栅极（GAA）架构，进而向 CFET 的演进过程，描述为一种越来越依赖原子层刻蚀（ALE）和原子层沉积（ALD）的技术路径。通过这些工艺，可以逐层构建侧墙（spacer）及其他结构特征。该公司指出，随着器件在三维空间上变得既高又小，加工过程必须能够深入到更深处，并实现 90 度直角的侧向加工。

CFET 何时问世？

在过去三年发布的各类预测中，时间节点始终保持相对稳定，普遍指向 2030 年代初，即 CFET 有望首次应用于量产逻辑芯片；根据来源不同以及对“量产”定义的审慎程度，部分预测甚至将其推迟至 2032 年。这意味着 CFET 的应用将比当前的环绕栅极（GAA）工艺落后约两个完整的逻辑节点代次。按照行业以往的发展节奏，这段时间足以让“背面供电”（backside power delivery）技术先一步成熟并成为主流特性——事实上，迄今为止几乎所有已公布的 CFET 演示案例，都将这种堆叠晶体管架构与某种形式的背面接触或背面供电布线结合在了一起。

与最初提出 CFET 概念时相比，如今发生变化的不仅是时间节点，更在于业界投入的决心与力度。目前，英特尔（Intel）、台积电（TSMC）、三星（Samsung）和 IBM 研究院（IBM Research）这四家独立机构，已在 IEDM 和 VLSI 研讨会（VLSI Symposium）等顶级学术会议上相继展示了基于 CFET 的功能电路，而不仅仅是器件概念。

此外，各家机构都明确了各自的集成策略（其中三家采用单片集成，IBM 则采用顺序集成），而非在多种技术路径间摇摆不定。对于一项曾被视为遥不可及、仅具研究价值的技术而言，这释放出了一个明确的信号：在环绕栅极（GAA）架构的微缩潜力耗尽之后，尖端逻辑芯片技术将向何处演进。