9月4日，华为半导体负责人何庭波更新τ（韬）定律论文，此前5月25日华为发布韬定律V1版本、7月4日更新V2版本，不到四个月时间内，华为三次就韬定律发表学术论文。

最新论文《Huawei’s τ Chip Was Supposed to Melt?》（华为韬芯片本应熔化吗？）回应了3D堆叠芯片存在发热问题的质疑。其中提到，热量是韬定律最棘手的隐忧，在芯片内部，能量的主要消耗并非来自计算本身，而是来自数据传输。

外界预想折叠后单位面积晶体管激增，功率密度必然飙升，理应更热、更耗电，但事实上，通过电路折叠，典型核心导线长度缩短了20%，关键路径导线缩短了70%，最耗能的导线-时钟缓冲器数量减少一半。

此外，电路折叠实现的晶体管数量提升可用于构建更多并行核心，使得每个核心能够以更低电压和时钟频率运行，提供更多灵活性。