近年来，Chiplet无疑是半导体产业最炙手可热的词汇之一。

从AMD的EPYC处理器到英特尔的Ponte Vecchio GPU，从苹果的M系列Ultra芯片到博通Tomahawk 6系列的ASIC异构集成方案，Chiplet已经完成了从概念到量产的关键跨越。

不过，细数这些耳熟能详的案例，可以发现一个共同特征——它们几乎全部聚焦于逻辑芯片领域。无论是计算芯粒、I/O芯粒还是HBM存储堆叠，整个故事的主线始终围绕着如何用更适合的Chiplet芯粒拼出更强的算力，实现性能、成本与良率的平衡。

然而很少有人注意到，在逻辑芯粒之外，另一个值得关注的趋势正在浮出水面：当逻辑Chiplet的生态日趋成熟，业界开始将目光投向功率半导体的Chiplet化——也就是“Power Chiplet”。

表面上看，这似乎是Chiplet理念的一次简单跨界移植，但深究下去会发现，Power Chiplet所回应的困境或许比逻辑芯片的缩放挑战更为棘手。它牵涉的不仅是芯片本身的设计范式转变，更关系到整个电力电子系统从架构到集成的根本性重构，有望成为破解AI算力供电瓶颈、重构功率电子系统的关键力量。

为什么需要Power Chiplet？

理解Power Chiplet的价值，需要首先回到传统功率半导体的几个原生痛点。

1、热与良率的死循环：在电力电子领域，功率芯片往往需要承载数百安培乃至更高的电流，这意味着芯片面积必须足够大。以传统的硅基IGBT为例，单个芯片尺寸可达6mm×6mm甚至更大。但大尺寸芯片带来了两个几乎无法回避的问题：

• 一是热阻急剧上升。有研究表明，6mm×6mm的单芯片热阻是9颗2mm×2mm小芯片的2倍，散热效率差距显著；

• 二是缺陷密度导致的良率悬崖。大芯片良率可能低至80%，而小芯片则可达95%以上，晶圆利用率提升达2.5倍之多。

在成本敏感的功率半导体市场，这些痛点无疑是致命伤。

2、供电架构的“天花板”：另一个驱动力来自AI算力的爆发式增长。英伟达最新一代GPU的单芯片功耗已突破2000W大关，传统的大芯片供电架构和二级、三级电源转换技术已明显力不从心，供电不足直接成为算力升级的核心瓶颈。

以AI数据中心为例，GPU在运行大语言模型时理论上仅需约700W，但由于电力输送效率低下，实际功耗可能飙升至1700W。这意味着，近六成的电力被白白浪费在传输路径和电压转换之中。

当一台AI服务器的功耗已经相当于一个小型家庭的用电负荷时，供电效率的每一点提升，都意味着巨大的经济价值和碳排放缩减。

正是在这样的背景下，尤其是源于AI算力爆发带来的供电危机，Power Chiplet应运而生。其试图从系统层面同时解决功率芯片自身的物理瓶颈和终端应用的供电效率困局。

Power Chiplet究竟是什么？

Power Chiplet的概念最早由日本九州工业大学的Ichiro Omura教授团队率先提出，其核心理念源自高性能计算领域的Chiplet理念——将大型功率芯片拆分为多个小型功率芯粒，通过“小芯片+PCB嵌入式”的集成方式重新组合，把碳化硅（SiC）、氮化镓（GaN）、氧化镓（Ga₂O₃）等宽禁带小功率芯片、驱动芯片、被动元件集成整合，形成一个子系统级的功率模块。

该技术的本质是功率半导体+先进封装的深度融合，其远期目标是到2035年实现1kW/cm³的超高功率密度，解决传统功率模块在成本、尺寸、散热与集成度上的发展瓶颈。

与传统功率模块相比，Power Chiplet的优势体系体现在多个维度：

• 改善散热性能：将大芯片拆解为小芯粒后，热量不再集中于单点，而是分散到多个热源上，等效热阻大幅降低。这不仅提升了器件的可靠性，也为更高功率密度的设计打开了空间。

• 良率提升与成本优化：小芯粒能大幅降低缺陷概率，晶圆利用率提升2.5倍，高良率自然转化为更低的单位成本。更重要的是，模块化的架构允许针对不同应用场景灵活组合芯粒规格和数量，无需为每一种功率等级重新设计芯片，大幅缩短了产品开发周期与风险。

• 功能集成度跃升：Power Chiplet不仅集成功率开关器件本身，还可将驱动芯片、无源元件（电容、电感）乃至控制电路一并嵌入，形成完整的功率子系统。这种高度集成意味着更短的互连路径、更低的寄生参数损耗，以及更紧凑的系统尺寸。

• 材料与功能协同：传统单片功率芯片受限于单一材料体系，而Power Chiplet可以兼容Si、SiC、GaN等多种半导体材料，让不同材料发挥最优性能，例如Si成本低、技术成熟，适合低压通用场景；SiC耐高压、导热好，是中高压领域的理想选择；GaN凭借极高的开关频率在48V及以下的中低压领域表现出色等，每种材料各取所长、扬长避短。

凭借上述优势，Power Chiplet的想象空间极为广阔。AI服务器电源、电动汽车动力总成、车载充电器（OBC）、可再生能源逆变器、工业电机驱动等，任何一个对功率密度与小型化有极致要求的领域，都可能是Power Chiplet的用武之地。

全球竞逐：谁在布局Power Chiplet？

上文提到，Power Chiplet的理论框架最早由日本学界确立。九州工业大学Ichiro Omura教授团队基于电力电子系统的长期研究，明确提出这一技术概念，将HPC领域的芯粒理念与功率器件需求结合，为后续产业化奠定了理论基础。

实际上，Power Chiplet并非仅停留在学术论文中的概念。近两年来，欧洲、美国和亚洲的主要玩家已经纷纷落子。

英飞凌领衔“欧洲队”进场 

2026年5月，英飞凌正式宣布启动Moore4Power项目——这是其在欧盟芯片联合计划（Chips Joint Undertaking）框架下发起的旗舰级功率半导体研发联盟，项目为期3年，总投资达9100万欧元，汇聚了来自15个国家的62家企业、高校和研究机构，包括Alstom、ABB、Ingeteam等工业巨头，以及imec、Fraunhofer ENAS、AIT等顶尖研究力量，参与国家包括德国、奥地利、比利时、捷克共和国、芬兰、法国、意大利、荷兰和西班牙等，成为全球规模最大的Power Chiplet专项研发计划。

据了解，该项目的核心方向之一正是Power Chiplet架构，以异构集成为核心，旨在通过异构集成将Si、SiC、GaN等材料融合到统一系统中，实现“功率芯粒”级别的扬长避短。该项目覆盖汽车、轨道交通、新能源、航空航天、工业自动化等领域，旨在强化欧洲在功率半导体领域的技术自主性与产业竞争力。

英飞凌Moore4Power项目协调负责人Jochen Koszescha表示：“功率电子是实现能源高效利用与可持续发展的关键。借助Moore4Power，我们正在设定智能集成的下一个层级，以实现显著更高的能源与资源效率。”

英特尔发布全球最薄GaN Chiplet

在IEDM 2025上，英特尔首次展示了一种基于300mm硅基氮化镓工艺的氮化镓Chiplet技术。该氮化镓Chiplet技术具有以下特点：

• 业界最薄的氮化镓Chiplet，其底层硅衬底厚度仅为19µm，取自完全加工、减薄和单晶化的300mm硅基氮化镓晶圆，并展现出卓越的晶体管性能和品质因数；

• 业界首个采用单片集成氮化镓N-MOSHEMT和硅PMOS工艺的全功能集成片上CMOS数字电路库，涵盖反相器、逻辑门、多路复用器、触发器和环形振荡器等；

• TDDB、pBTI、HTRB和HCI测试结果令人满意，表明该300mm氮化镓MOSHEMT技术能够满足所需的可靠性指标。

据悉，这颗GaN芯粒可承受高达78V的电压，射频截止频率超过300GHz，并实现了业界首个完全单片集成的片上数字控制电路。

英特尔认为，这项工作中展示的技术要素表明，300mm GaN-on-silicon 技术是一种有吸引力且功能强大的Chiplet技术，适用于高性能、高密度、高效功率和高速/射频电子产品。

在此前，就有专家提出了300mm GaN-on-silicon技术，由于其卓越的性能指标 (FoM) 以及将低电压至48V GaN与硅CMOS集成的能力，正成为高密度、高性能功率和高速/射频电子器件领域极具吸引力的技术。

创业公司PowerLattice，将GPU功耗减半

在创业公司方面，PowerLattice是一家由高通、NUVIA和英特尔等公司资深电子工程师于2023年创立的初创公司，该公司致力于研发一种名为“芯片组”（chiplet）的小型计算机芯片，旨在更高效地为计算机供电。

这种芯片组被设计成紧贴计算机处理器，从而减少计算机系统中传输的能量损耗。该公司声称，这项技术通过集成微型片上磁感、先进电压控制电路和可编程软件层，将供电直接带入处理器封装内部，据称可将GPU的总计算功耗降低超过50%。

基辛格表示："当前的技术难点在于如何实现高效的电力传输——能攻克这一挑战的团队可谓凤毛麟角。"

目前，PowerLattice的首批芯片已由台积电生产，并正在与一家未具名的制造商合作进行功能测试。该公司计划于2026年上半年将产品提供给其他客户进行测试，潜在客户包括英伟达、博通、AMD等主要芯片制造商，以及多家专业人工智能芯片开发商。

材料与工艺，推动Power Chiplet落地

与此同时，功率芯粒的落地，离不开宽禁带材料的支撑。

随着12英寸碳化硅晶圆逐步实现产业化，SiC基Power Chiplet拥有了坚实的工业基础。欧洲PwrSoC联盟更提出畅想：未来可将48V直流直接引入中介层（interposer），把电压调节模块（VRM）集成到12英寸碳化硅晶圆的局部区域，实现Power Chiplet系统级单片集成；结合台积电COUPE平台工艺，未来甚至可同步集成光互联，打造“光-电-热”一体化的AI算力能源底座。

从“Power Chiplet”到“Power-on-Chip”

长期以来，Chiplet的价值被局限在逻辑芯片的性能提升上，而Power Chiplet的崛起，重新定义了芯粒技术的边界——它不仅是功率电子的创新方案，更是AI算力从“光互联”到能源供给全链路升级的关键一环。

但如果仅仅把Power Chiplet理解为把大功率芯片做小再拼回去，可能也大大低估了这项技术的潜在颠覆性。

从日本的概念提出，到欧盟的百亿级投入，再到12英寸碳化硅的工艺支撑，Power Chiplet 已完成从学术构想向产业落地的跨越。它以小芯粒破解大功耗难题，用异构集成打破传统功率器件的瓶颈，既是后摩尔时代半导体技术的延伸，也是全球能源高效利用、算力持续升级的核心底座。

在欧洲PwrSoC联盟的长期构想中，Power Chiplet最终将演化为真正的系统级单片集成方案：将48V直流电直接引入芯片的Interposer层，而电压调节模块则变成12英寸SiC Interposer晶圆上局部区域的功率高压集成电路。

这意味着，未来的AI芯片可能不再需要外部供电模块，供电功能本身就是芯片的一部分，电源与算力在物理上被压缩到同一封装之内。

更进一步，随着CPO（共封装光学）技术的成熟，台积电的COUPE平台工艺甚至有可能将光互联也集成到同一体系中，形成“供电+计算+通信”三位一体的异构集成平台。到那时，芯片的定义或许将被重新改写，不再是一个被供电的计算单元，而是一个自带能量管理能力的完整微系统。

当然，Power Chiplet距离大规模产业化还有不短的路要走。

PCB嵌入式集成的可靠性验证、多材料异质集成的热匹配挑战、跨厂家的标准化互连接口等等，这些问题都需要产业链上下游的协同攻关。但正如逻辑Chiplet从被质疑到被广泛采纳所经历的那样，技术范式的转移一旦启动，其推进速度往往超出预期。

对于正处在AI算力爆发与“双碳”目标交汇点上的半导体产业而言，Power Chiplet或许正是那条连接更高算力与更低功耗这两个看似矛盾追求的隐秘桥梁。而它真正进入主流视野的时刻，可能比想象中来得更早。