3nm后,芯片该何去何从?

2 个月前15.8k
对16/14纳米世代以后的技术节点而言,缩短排线引起的时间延误对CMOS逻辑的性能提升极其重要。
本文来自格隆汇专栏:半导体行业观察

在之前召开的IEDM年度会议上,总共进行了六次小组讨论式的演讲。其中,由IMEC Technology Solutions and Enablement的高级副总裁Myung‐Hee Na先生做的一个题为《Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials》的演讲最有意思。本篇开始将逐个回顾演讲内容,由于演讲内容有不充分的地方,笔者为了读者易于理解,适当地补充了演讲内容。

需要说明的是,虽然这是一个说明未来CMOS逻辑技术的讲座,但当中却省略了数个基本的前提:

第一,以MOSFET(MOS晶体管)的结构为前提。在28纳米一一22纳米的世代,芯片晶体管采用的是传统的平面结构MOS晶体管技术,因此很难继续微缩化。到了16/14纳米及以后的技术节点时代,以FinFET为代表的立体结构的MOS晶体管成为了基础前提。

第二,是支配CMOS逻辑性能的主要原因。之前,能否提升MOS晶体管性能(缩短延迟时间、增加ON电流)关系着CMOS逻辑的性能。但是,就大型、高速CMOS逻辑而言,无法忽视金属排线引起的时间延误(且越来越大)。对16/14纳米世代以后的技术节点而言,缩短排线引起的时间延误(或者不延长)对CMOS逻辑的性能提升极其重要。


2025年前的CMOS技术蓝图


在演讲之初,Myung‐Hee Na先生首先展示了CMOS逻辑生产技术的微缩化技术蓝图。时间轴(横轴)范围为2011年一一2025年。纵轴为用对数表示的单位生产成本(美元单元)下晶体管数量,以2为底数。在2019年的7纳米技术之前,几乎都保持一定比率,从中也可以看出单位生产本下晶体管数量呈增长趋势。

CMOS逻辑的微缩化技术节点、晶体管的生产成本(以美元为单位下的晶体管数量、以2为底数)推移。

以上技术蓝图详细地说明了MOS晶体管技术的变迁。在28纳米技术世代,平面型MOS晶体管导入了HKMG(High-K Metal Gate,高介电常数金属闸极)技术。16/14纳米技术节点下,晶体管走向3D化,成为了FinFET。后来,FinFET持续了一段时间。

7纳米技术到5纳米技术器件,光刻技术发生了巨大的变化。不采用以往的ArF激光浸没式光刻,而是导入了EUV(Extreme Ultraviolet,极紫外光刻)光刻技术。此外,将钴(Co)金属应用于MOL(middle of the line)的排线材料也开始被厂商引入。

4纳米以后的技术则属于未来。据预测,从4纳米技术到3纳米技术,晶体管将不再采用FinFET,而是纳米结构的MOS晶体管。3纳米以后的晶体管技术,即1.5纳米技术、1.0纳米技术后补将会在下一节进行说明。

就此技术蓝图而言,我们应该关注的是时间轴下面的内容。28纳米技术到20纳米技术之间的演进。在这个阶段,支持微缩化(提高晶体管密度)的手段主要是利用光刻技术使排线和晶体管的节距(Pitch)缩小。但是,20纳米以后,节距无法再缩短。于是,通过下调CMOS逻辑的基本单元(Standard Cell)的高度(按照最下层排线的数量来计算),与之前一样提高了密度。但是,越来越难下调基本单元的高度。据预测,未来,会研发使副系统、线路逻辑实现微缩化的技术。

资料显示,在28纳米之前,通过缩短MOSFET栅极长度(Gate, Chanel 长度)和排线节距,逻辑的基本单元(Standard Cell)面积几乎是每世代缩小一半,但是,22纳米世代以后,栅极长度却很难像以往一样缩短了。短栅极效果使MOSFET的阈值电压不均匀,最终导致无法缩短栅极长度。

因此,16/14纳米世代之后开始使MOSFET的栅极3D化,在不缩短栅极长度的情况下,缩小MOSFET的尺寸(硅基板表面和平行方向的尺寸)。此处立体栅极的代表就是FinFET。通过缩小作为栅极的Fin的节距,继续实现微缩化。但是,与传统的平面型MOSFET相比,尺寸缩小的比例变小了。这样下去,就无法使基本单元的面积缩小一半。

于是,通过降低基本单元的高度(Cell Height),使基本单元的面积缩短至上一代的一半。基本单元的高度由与Fin保持同样方向(水平方向)的最下层金属排线(M0或者M1)的数量(Track数量)决定。比方说,10 Track(10T)的意思是一个基本单元上有10根金属排线。如果在减少Track数量的同时,缩短节距,就可以大幅度降低基本单元的高度。在16/14纳米到5纳米的世代中,降低了基本单元的高度,这对缩小基本单元面积、即提高CMOS逻辑晶体管密度发挥了巨大作用。

但是,必须将排线的数量确保在某个范围内。金属排线由电源/接地线、信号线构成。都对CMOS逻辑的基本单元极其重要。


通过内埋电源/接地线,进一步减少排线的数量


Myung‐Hee Na先生的演讲中提到,很难将基本单元的Track数量从6T(Track)降至更低。下图的基本单元是CMOS  Inverter线路。在论述缩小基本单元的时候,一般会处理晶体管数量最小的理论栅极一一Inverter(理论反转)。

下图是imec的技术蓝图(相当于5纳米节点的基本单元)。Fin数量如下,2个p 型FinFET 和n型FinFET。单元高度为6T。如果想要进一步减少Track数量,就存在以下问题:难以使电源/接地线的宽度变得更细(原因是无法提高电阻)、难以缩小FinFET的尺寸、难以缩小p型FinFET和n型FinFET的距离(为了确保元件分离)。

CMOS逻辑基本单元的断面构造图(FinFET的Fin和最下层金属排线直接交叉方向的断面图)。单元的高度为6Track(6T)。为了进一步提高CMOS逻辑的密度,要想减少Track的数量,存在多个问题。

解决以上问题的有效办法是将电源/接地线埋入基板,即BPR(Buried Power Rails)。利用BPR方法,可将Track数量减少至5T,此外,可以将信号排线数量保持为4T。采用了BPR方法的5T单元,被imec定义为3纳米节点技术的后补。

将单元的高度下调至5T的CMOS逻辑的基本单元的断面构造图(FinFET的Fin和最下层的金属排线直接相交方向的断面图)。将电源排线和接地排线埋入基板(BPR)。

由于可以提高BPR下的电源/接地线的纵横比,因此,也容易降低电阻。但是,FinFET的Fin数量减少为了一个,与6T 单元相比,晶体管(FinFET)的电流驱动能力(以栅极为单位)会下降。晶体管的密度虽然得以提高,但很可能需要在防止性能下滑方面下功夫。

Myung‐Hee Na先生的演讲中提到,通过采用BPR(Buried Power Rails,将电源/接地排线埋入基板的技术)技术和减少FinFET的Fin数量,实现了5T的基本单元。基本单元的断面构造如上文所示。

导入了BPR之后,基本单元的构造将比之前更复杂,这是因为需要从晶体管上面排列的电源/接地线网络(PDN:Power Delivery Network)向BPR供给电源。具体而言,为了将PDN的排线网络和BPR结合,需要具有以下结构:在垂直方向形成连接导孔(Via)、电极层等的细长柱状结构。在形成此种结构的工艺中,增加了晶体管的制造工艺(FEOL)。此外,也增加了基本单元的硅面积。

采用了BPR(BPR:Buried Power Rails,将电源/接地线埋入基板的技术)技术的CMOS逻辑基本单元的断面结构。需要向BPR供给电源(白色箭头部分)。

因此,不需要验证BPR对基本单元造成的影响,而需要验证对线路模块的影响。实际上,对6T的线路模块和5T的线路模块分别进行了验证。6T是FinFET的基本单元,5T是Nano-sheet(NS)FET和BPR的基本单元。

通过导入BPR,电源/接地排线引起的电压下滑约为40%,与之前相比下降幅度大幅度降低了。BPR情况下,即使排线较细,也可以保证高度,因此,很容易使排线的断面积做的较大。即,可以降低电阻。BPR带来的低电阻大大地缓解了电压下降的问题(即有利于电源电压的稳定)。

此外,通过优化供给电源的排线网络(PDN),线路模组的硅面积大约减少了14%(排除以下:通过缩小晶体管、减少线路的Track数量,削减硅晶圆面积)。

利用线路模块验证了BPR的结果,左边是比较了线路模块的大小和温度分布。就采用了BPR的5T(Track)单元的线路模块而言,温度高的部分(Warm)在逐渐变小。右边是比较了电压下降(IR Drop)的累计分布图。在导入了BPR的5T单元的线路模块中,电压的下降幅度约减少了40%,与之前相比下降幅度大幅度降低了。

我们必须再强调一下,BPR是有希望的后补选项,通过导入BPR,能够有效控制电源电压的下降。此次,在说明BPR复杂结构的缩略语的同时,介绍一些金属材料的备选项。

BPR结构的CMOS基本单元具有非常复杂的构造。

导入了埋入式电源/接地线(BPR)的CMOS基本单元的结构和主要的缩略语,此图引用自小组演讲《Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials》的幻灯片,右图的缩略语是笔者从imec的学术论文中摘选的。

一般情况下,金属排线使用铜(Cu)作为材料。但是,內埋式电源/接地线(BPR)很难使用铜(Cu)。这是因为需要一道蚀刻排线层的工艺。于是,在BPR结构下,钨(W)、钌(Ru)、钴(Co)等金属材料是备选项。

对于內埋式电源/接地线(BPR)的排线结构而言,比较各种金属。左边是比较了BPR材料特性,右边是M0A、BPR的材料、BPR的高度(深度)情况下的不同电阻。

作为BPR材料,比较了钨(W)、钌(Ru),单位长度下,Ru的电阻较低,但是,钌(Ru)有污染(Contamination)的风险,另一方面,就VBPR和M0A而言,钌(Ru)和钴(Co)的电阻更低。与钨相比,作为阻挡金属(Barrier Metal,氮化钛TiN,电阻较高),钌和钴可以将厚度做的更薄。

BPR的构造(左)和BPR的电阻(中间)、VBPR的电阻(右)。

可以看出,可将钨用做BPR的材料,钌用作VBPR和M0A的材料。钨可以确保通过提高纵横比,来降低电阻。钌具有使阻挡金属变薄的特性。此外,钌也可用于不需要阻挡金属的VBPR,有望用于2纳米。


3纳米后,电源电压是一大课题


就3纳米世代以后的CMOS逻辑而言,缩小基本单元的有效方法是将电源/接地排线埋入基板内的BPR技术,上文已经论述。在电源系统中,基本单元的电源/接地排线位于最末端。其上端为有电源供给网络(PDN:Power Delivery Network),是用于给大量的基本单元供给电源的。

通常,PDN分割多层金属排线的一部分。通常,PDN在硅芯片(Silicon Die)的表面(FS:Front Side),这种排线方式被称为“FS-PDN”。

在导入BPR之前,包含各个基本单元的电源/接地排线的PDN位于硅芯片的表面。为了缩小基本单元,导入了内埋了基本单元的电源/接地排线的BPR。于是,就需要一个从FS-PDN向BPR垂直供给电源的电极排线(VBPR:Via to BPR)。

从削减硅面积的观点来看,VBPR的存在是不被希望看到的。于是,通过将PDN配置于硅芯片的背面,来削减VBPR。这被称为“BS-PDN”。BS-PDN”和BPR之间由细微的TSV(硅通孔)连接。

电源供给排线网(PDN:Power Delivery Network)的分布图,左上角(a)为传统的布局。所有的电源排线都包含在多层金属排线层内。左下角(b)为将BPR(內埋式电源/接地排线)导入到基本单元的布局。右边(c),在导入BPR的同时,将PDN配置于硅芯片的背面。

制造BPR和背面的电源供给网(PDN)的工艺极其复杂。利用细微的TSV(uTSV或者nTSV)将BPR和BS-PDN连接的同时,还需要一道在硅晶圆背面形成金属排线的工艺。

利用了细微的TSV(nano-TSV,nTSV)的背面排线和表面排线的连接事例。左边为一般的连接结构。右边为用nTSV将背面排线(电源供给排线网,PDN)和內埋式电源线(BPR)连接的结构。

比方说,将具有了BPR的硅晶圆(1st wafer)与其他硅晶圆(2nd wafer)贴合,然后研磨1st硅晶圆,在经过蚀刻,使厚度为10um左右。

在硅芯片背面制造电源供给排线网(PDN)的工艺(前半部分)。

然后,形成连接了BPR的nTSV。nTSV的内埋金属是铜(Cu)。形成nTSV后,通过单边镶嵌工艺(Single Damascene),生产铜排线层的BS-PDN。

在背面生产电源供给排线网(BS-PDN)的工艺(前半部分)。

此外,还评价了CMOS逻辑的基本单元(Standard Cell)的BPR & BS-PDN的效果。以6T(Track)的基本单元(没有BPR, FC-PDN)为基准的情况下,导入了BPR的5T(Track)的基本单元(FS-PDN)的线路模块的面积减少了19%,电源电压下降值从45mV减少为35mV。此处,追加BS-PDN的话,线路模块的面积虽然不变化,电源电压下降值更低,为25mV。与6T单元相比,可将电源电压的变化控制为45%。

BPR和BS-PDN的效果。左边是线路模组(Core)的面积和电源电压下降的关系。右边是线路模组的温度分布(反应IR Drop的大小)。


3nm后,FinFET到达极限


正如我们之前说明的一样,就以FinFET为晶体管的CMOS逻辑而言,在缩小Fin的节距的同时,将Fin抬高,通过减少与Fin平行的的最下层的金属排线的数量(Track数量),来缩小基本单元(Standard Cell)。比方说,就7.5Track的基本单元而言,通过Fin的2个p型FinFER和n型FinFET,构成CMOS Inverter。就下一代而言,在保持Fin的数量的同时,通过将Track数减少为6个,来缩小基本单元的面积。

此外,就下一代而言,预计会将Track数量减少为5个的同时,Fin的数量减少为一个,从而缩小基本单元的面积。减少Fin的数量是为了保持p型FinFET和n型FinFET之间的距离(是能够分割元件的距离)。

此处存在的问题是每一代产品对FinFET的规格要求都在变化,同时,在变得越来越严格。减少Fin的数量会导致FinFET的电流驱动能力变弱。为不使电流驱动变弱,必须要提高单个FinFET的的电流驱动能力。此外,如果使Fin做得更薄、减少节距,加工尺寸、异物浓度等带来的问题影响将会更大。

采用了FinFET的CMOS基本单元(Standard Cell)的微缩化和其存在的问题。

可以想到的解决方案是将FinFET的Fin由垂直改为平放的Chanel 结构(Nano结构)晶体管。被称为“Nano-sheet  FET”、“Nano-ribbon FET”。Fin的结构如下:Fin的侧面有2个栅极(Gate)、顶点有一个栅极(Gate),合计为三个(Tri-gate);而Nano-sheet结构的优势如下:上面两个栅极、下面两个栅极,合计四个(Gate-All-Around)。在控制短Chanel效果的同时,由于Chanel的宽度变宽,所以电流驱动能力得以提高。

此外,与Fin结构相比,Nano-sheet结构的晶体管的性能差异更小,且由一片薄薄的Sheet的厚度决定晶体管的电流驱动能力。在半导体生产工艺中,厚度(垂直方向的尺寸)由原子层单位控制。Fin的厚度(横向尺寸)是通过光刻技术加工的,加工尺寸的偏差无法做到某个值(比原子层更长的距离)以下。

从FinFET到Nano-sheet的转换和Nano-sheet的优势。

另一个重要的方面是布局(Layout)自由度的增加。就FinFET而言,Fin的数量由横向尺寸决定。由于Fin的数量是自然数,因此横向的尺寸是离散决定的。就Nano-sheet FET而言,由于是垂直堆叠sheet,因此,可以连续地改变横向的尺寸。

为了通过FinFET来缩小CMOS的基本单元(Standard Cell),需要采用以下方法:减小Fin的节距、减少Fin的数量、使Fin做得更薄、抬高Fin。于是,FinFET的每个Fin的电流驱动能力虽然得以提高,却又需要缩小每个Fin之间的差异。这个问题和微缩化一样,很难处理。

此处考虑到的方案是将FinFET横向放置的Chanel结构(Nano-sheet 结构)晶体管。

Nano-sheet 结构的晶体管(或者称为“Nano-sheet Transistor”)或者“NSH Transistor”的优势是:电流驱动能力较高,偏差小。但是,imec似乎对于Nano-sheet 结构的开发并不是十分积极。主要理由如下:对于晶体管之间的分离元件而言,Nano-sheet 结构需要与FinFET一样的距离。

从FinFET到Nano-sheet构造、Fork-sheet构造的变化。

Imec主推的是被称为“Fork-sheet构造”的Chanel构造的晶体管(也被称为“Fork-sheet Transistor”或者“FSH Transistor”)。通过以Nano-sheet构造为基础进行重要的改良后,晶体管间的距离似乎缩小了。对于2纳米以后的世代而言,Fork-sheet构造是晶体管技术的有力备选项。

就Fork-sheet构造而言,绝缘膜的薄壁位于中间,p型Nano-sheet和n型Nano-sheet成对。栅极金属的断面结构与作为餐具的叉子形状类似,因此被称为“Fork-sheet”。

就Fork-sheet构造而言,相邻的Chanel和栅极金属在物理上是分离的。因此,相邻的晶体管之间的距离已经缩小至极限。即,CMOS逻辑的基本单元可以缩小。

Fork-sheet构造,嵌入将p型和n型的晶体管的模式图。

此外,与Nano-sheet相比,Fork-sheet构造具有寄生容量较小的优势。在消耗同样电力的情况下,与Nano-sheet构造相比,Fork-sheet构造的晶体管可以更高速地工作。反过来说,在同样工作频率的情况下,Fork-sheet构造比Nano-sheet耗费的电力更少。从imec在国际学会IEDM 2019上发布的论文(论文编号:36.5)来看,用CMOS Inverter的15段 Ring振荡器比较后发现,Fork-sheet构造的工作频率(以同样的功耗来比较)提高了10%,功耗(以同样的工作频率来比较)减少了24%。

Fork-sheet晶体管成为候补的理由

我们已经在上文叙述过使基本单元微缩化的有效办法,即减少与Chanel方向(细长的Active区域)平行的最下层的金属排线数量(Track数量,T)。通过减少Track数量,缩短基本单元的高度(CH: Cell Height)。但是,这种办法在6T的时候达到极限,据预测,可以采用将电源/接地线埋入基板内的BPR(Buried Power Rail)方法实现5T。

CMOS逻辑基本单元的架构和各部分的尺寸。左边淡蓝色为最下层的金属排线,垂直延伸的红色部分为栅极金属、水平延伸的绿色部分为Active区域。

就此处规定基本单元(CMOS  Inverter)的高度的定义而言,如下,从Active区域到基本单元区域的距离为“AB(Active to Boundary)”、Active区域的高度为“A(Active)”、分割p型晶体管和n型晶体管的距离为“PN(p to n)”。

接下来,按照CMOS逻辑技术的节点,来逐个讨论基本单元各部分高度(CH)的尺寸。在14纳米(N14)、10纳米(N10),40%(甚至更多)的CH由“A”占据,“PN”、“AB”分别各占三成(甚至更低)。在7纳米(N7),“A”的比例减少至三成,“PN”、“AB”分别增加至三成多。早接下来的5纳米(N5),“PN”的比例进一步增加,增至四成,另一方面,“AB”的占比减少至2.5成,而“A”的占比反而增加至3.5成。

各部分在基本单元高度(CH)中的占比和技术节点(N)的推移。

3纳米以后,由于导入了BPR技术,“AB”的比例达到五成以上,为最大值。这一比例没有什么变化。“A”的比例大幅度减少至一成,另一方面,“PN”占比为3.5成左右,也比较高。N5以后,“PN”虽然变得较短,但是却是微缩化的关键。

从以上可以看出,能够缩短“PN”的“Fork-sheet构造”比“Nano-sheet构造”更有优势。这也是imec的观点。

我们也应该认识到,Fork-sheet构造具有单元布局自由的优势。这是因为可以控制“PN”、“A”。在演讲中,提到了使寄生容量最小化的布局、使电流驱动能力最大化的布局、使单元面积最小化的布局。

就将寄生容量最小化的布局而言,Active区域不是很宽、且适当地确保了晶体管间的距离。就使电流驱动能力最大化的布局而言,在扩大Active区域的同时,缩小了晶体管间的距离。就使单元面积最小化的布局而言,Active区域较细、缩小了晶体管间的距离。单元的高度控制为4.4T。

Fork-sheet构造,优化了基本单元布局的事例。左边为寄生容量最小的布局、中间为提高了电流驱动能力的布局、右边为单元面积最小化的布局。即图中的“M0A”为“Contact-to-Active, Active Trench Contact(与Active层相连接的接触金属层)”、“MINT”为“水平放下的最下层金属排线(一般相当于M1)”、“BPR”为“Buried Power Rail(埋入式电源/接地线)”。

接下来,我们在叙述Fork-sheet构造的CMOS逻辑的生产工艺的同时,也会公布用电子显微镜和荧光X线观察的晶体管的断面图(试作品)的图像。

构成Fork-sheet(FSH)构造的CMOS逻辑的一对晶体管的断面构造图。左边的构造图(a)是在栅极电极处的断面。这对晶体管的左边是p型,右边是n型。右边的构造图(b)是Active区域的断面(Source/Drain区域)。用绝缘膜壁用电和物理特性使晶体管分开。

这一对Fork-sheet构造的晶体管(一对p型和n型)具有非常复杂的结构,乍一看,很难想象是以何种工艺制成的。

以Nano-sheet的生产工艺为基础,针对Fork-sheet,追加和变更了一部分。

根据Myung‐Hee Na先生的演讲,Fork-sheet构造的生产工艺是Nano-sheet构造生产工艺的基础。不仅在Fork-sheet构造中追加了特殊的工艺,还针对Fork-sheet进行了部分工程变更。

最大的差别是增加了形成绝缘膜壁的工艺(Step)。此外,将形成内部Spacer的工艺和Active(Source、Drain)层的外延生产工艺、形成RMG(Replacement Metal Gate)的工艺全部改为了针对Fork-sheet构造。其他工艺与Nano-sheet构造的晶体管工艺基本相同。

Fork-sheet构造晶体管的生产工艺流程

再稍微具体一些说明,首先加工Nano-sheet压层形状的模板,形成浅槽分离层(STI:Shallow Trench Isolation),通过CMP(Chemical Mechanical Polishing)达到平坦效果。接下来,实施埋入式电源/接地排线(BPR: Buried Power Rail)的蚀刻和成膜工艺(此处的BPR工艺是选择性的)。然后,使Nano-sheet的压层结构曝光,形成用于Fork-sheet的垂直绝缘膜(绝缘膜壁)。

然后,进行以下工艺:加工栅极的线路(Pattern)、形成Spacer、Fin的Recess、内部Spacer、Source/Drain的外延生长、形成层间绝缘膜(ILD)和CMP、形成RMG、栅极的Recess和Cut、形成栅极的Plug、Metallization。

在演讲中,Myung‐Hee Na还展示了用电子显微镜和荧光X线分光设备观测的Fork-sheet构造的试作品(是按照以上工艺进行试做的)的图像。由绝缘膜壁分割的一对晶体管的距离为17纳米。可以看出,栅极绝缘膜和栅极金属膜很整齐地融入在压层薄片(Sheet)里。

试做的Fork-sheet构造的断面图像,左边为用透射电子显微镜观察的图像。右侧为用能量分散型荧光X线分光设备(EDS:Energy Dispersive X-ray Spectrometer)拍摄的Mapping 图像。

就理论线路单元而言,与FinFET相比,Fork-sheet构造的CMOS逻辑的布局(Layout)自由度更高。具体而言,FinFET的CMOS Inverter的连接Track(水平方向的最下层的金属排线)和栅极的连接位置是受限的。无法使中间的2个Track连接。但是,如果是Fork-sheet构造,可以使中间的2个Track连接。

CMOS基本单元(Inverter)的布局(Layout)和栅极连接(Gate Connect)的布局(Layout)。上部(a)的晶体管是FinFET。水平方向有4个Track,但中间的2个Track无法做到栅极连接。中间的(b)和下面的(c)的晶体管是Fork-sheet构造。所有的Track都可以与栅极连接。

接下来,比较一下D类Flip Flop(D-FF)的理论线路单元。同样高度的单元,Contact Gate Pitch(CPP 或者“CGP”)数量会不同。Nano-sheet(NSH)构造为11Pitch,FinFET为10 Pitch,Fork-sheet(FSH)构造为9 Pitch。与NSH构造相比,FSH构造的D-FF的单元面积小了20%左右。

D类Flip Flop(D-FF)的单元布局。自上而下:Nano-sheet(GAA NSH)构造(a)、FinFET(b)、Fork-sheet构造(c)。

我们还分别比较了在高性能布局和高密度布局下的Nano-sheet构造和Fork-sheet构造的SRAM。就高性能的SRAM单元而言,Fork-sheet构造可以缩短p Chanel和n Chanel的距离(PN),因此,单元面积可以减少约两成左右。如果是高密度的SRAM单元,单元面积可以减少约三成。

比较了在Nano-sheet构造和Fork-sheet构造下的SRAM的单元面积。左边为高性能的SRAM的单元。右边为高密度的SRAM的单元。


2nm后的晶体管选择


FinFET的“下一代的下一代”技术指的是Nano-sheet构造和Fork-sheet构造的下一代。Nano-sheet构造和Fork-sheet构造被认定为属于同一时代的技术(FinFET的下一代)。虽然Nano-sheet构造和Fork-sheet构造比较类似,但是晶体管构造有很大的不同。Nano-sheet构造是晶体管的单独构造,Fork-sheet构造是以CMOS 逻辑为前提的。

可以说,将两个晶体管进行高密度融合并生产出来,才是Fork-sheet构造。

imec所考虑的晶体管的技术蓝图。从FinFET到Nano-sheet、Fork-sheet的各代技术。平面(2D)构造的晶体管已经达到极限,因此新一代的3D(压层)构造的CFET(Complementary FET)是有希望的备选项。

FinFET的“下一代的下一代”的晶体管的前提与Fork-sheet构造相同一样、即CMOS逻辑。Fork-sheet构造的特点为“PN距离(为分离p Chanel 和n Chanel的晶体管的距离)较短”,且这一特点还在被改善。

具体而言,在p Chanel晶体管的FET上重合n Chanel的FET。硅面积就减少为一个晶体管的分量,理论上密度会提高。此外,由于“PN 距离”的进一步缩短,理论上CMOS 逻辑的工作速度会提高。这种晶体管的结构被称为“互补型FET(C FET,C=Complementary)”。

CFET的想法比较简单。由平面型的p Chanel MOSFET和n Chanel MOSFET构成的CMOS Inverter共同拥有细长的栅极电极。以栅极电极的中线为中心线,折叠两个晶体管。在p Chanel FET的上面重合n Chanel FET的3D压层结构的晶体管会是一对(两个)。

之所以把p Chanel FET放在下面是因为标准的生产工艺顺序,即首先生产p Chanel,然后生产n Chanel。理论上来讲,把n Chanel FET放在下面也可以制成CFET。

“互补型FET(C FET,C=Complementary)”,S为Source、D为Drain、G为Gate

如果要再次描述一下CFET的特点的话,首先一点就是缩小CMOS基板单元。与以往的晶体管线路相比,硅晶圆面积减少了约一半。可以用接近一个晶体管的硅面积制作由两个晶体管构成的CMOS元件,此外,p Chanel的材料和n Chanel的材料是可以分别选择的。

“互补型FET(C FET,C=Complementary)”的特点、用电子显微镜观察的试做的晶体管的断面结构图像。

在2纳米世代技术以后,CFET会成为CMOS 逻辑的有力备选项。在1.5纳米世代、1.0纳米世代,CFET将会是必选项。

就CMOS基本单元(Inverter)的布局(Layout)而言,是多个Chanel处于水平方向。与Chanel平行布局的最下层的金属排线数量(Track:T)决定着单元的高度(CH)。金属排线数量的减少直接关系着单元高度的降低。

最初,是通过CMOS基本单元(把晶体管技术当做FinFET)来减少Track 数量(T)的。7.5T和6T都是在FinFET的情况下减少了Track数量。但是,5T情况下就很难用传统技术来降低单元的高度了。首先考虑到的是保持FinFET不变,然后采用BPR(Buried Power Rail,将金属排线的电源/接地线埋入基板)方法。实际效果如下:减少了两根金属排线。

5纳米世代以后的晶体管技术(断面构造图)的选项。上面三个是FinFET,下面自左开始为Nano-sheet FET、Fork-sheet FET、 CFET。

通过融合BPR和FinFET,5T Fin的数量是每个晶体管一张,但是晶体管的性能有可能会下降。于是,通过将晶体管从FinFET改为Nano-sheet构造和Fork-sheet构造,与FinFET相比,晶体管的性能得以提升,同时,晶体管的密度也易于提高了。高度为5T的CMOS的基本单元有Fin FET、Nano-sheet、Fork-sheet三个选项,且是混合存在的。

但是,就4T以后的Low Profile而言,如果采用将p Chanel FET 和n Chanel FET放在硅表面的CMOS元件的话,比较困难。引进将p Chanel FET 和n Chanel FET垂直堆叠在硅表面的CFET(Complementary FET),是业界所希望的。

imec认为,可以通过导入CFET,使CMOS的基本单元的高度降低至4T或者3T。比方说,可以将与6T的2Fin型FinFET具有同样功能的理论单元(AOI,AND-OR-INVERT )211 Cell和DFQD1 Cell( Flip Flop)布局为3T(是CFET的一半)。

FinFET 的理论线路单元(6T)、CFET的理论线路单元(3T)。运用CFET,可以将理论线路单元的高度缩短为FinFET的一半。

此外,就拿3纳米世代的Arm 处理器来讲,与5T Nano-sheet构造相比,4T的CFET的核(Core)面积会减少13.3%。此外,采用CFET,可以全部使最下层的金属排线(M0)相互连接(Routing),因此,可以将与M0直接相交的第一层金属排线(M1)分配为输入、输出的Pin或者相互连接等。如果灵活运用这一优势,优化金属排线工序(BEOL),预计可以进一步将核(Core)的面积减少7%。

总而言之,在3nm之后,芯片产业将迎来巨大变革!

Arm 处理器核的硅面积比较值(相对值)。与5T的Nano-sheet构造相比,4T的CFET的核(Core)的面积减少了13%(左边)。此外,CFET情况下,第一层金属排线(M1)的Routing还有余地(右边),因此通过优化金属排线工艺(BEOL),可以进一步减少核(Core)的面积。

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