8月20日，SK海力士与弗吉尼亚大学等机构的研究团队在《自然·电子学》杂志联合发表论文。

论文探讨了用于高性能计算和人工智能的共封装光学器件（CPO）的开发，指出了关键的技术挑战，概述下一代光互连技术的发展轨迹。

从更广泛的层面上看，论文提出了一份全面的技术路线图，说明了内存、先进封装和光学计算互连（OCI）应如何协同进化，以支持下一代人工智能系统。

更关键的是，这也展示了SK海力士如何超越HBM创新，帮助定义系统层面下一代AI基础设施的架构。

CPO是关键

超大规模AI模型不再是在单芯片或服务器上训练的。

相反，它们通过庞大的网络组织成机架和舱体。

在这些架构中，整体系统性能不仅取决于处理器、内存和人工智能加速器之间的连接，还取决于数据在机架间的高效传输。

计算吞吐量通常每两年增长三倍，而互连带宽仅提升约1.4倍，形成了“带宽墙”

实际上，计算吞吐量每两年增长三倍，而互连带宽同期仅增长了1.4倍，使带宽墙成为日益严峻的挑战。

传统的基于铜的电气互连，能够将数据传输到芯片封装之外并在机架之间传输，但随着传输距离的增加，信号损失和功耗迅速增加。

因此，它们越来越被视为下一代AI数据中心的限制因素。

弗吉尼亚大学教授Kyusang Lee指出，即使计算芯片变得更强大，除非芯片间的数据流动跟上节奏，整体系统性能也无法提升。

“用光链路替代存在固有物理限制的铜线互连，是实现未来扩展最有前景的途径。”

随着带宽瓶颈日益成为人工智能基础设施的根本制约因素，论文也将CPO定位为克服这一挑战的核心。

SK海力士人工智能基础设施团队负责人Seunghoon Hong对此描述称：“CPO将光收发器（TRx）集成到与处理器相同的封装中，使芯片能够使用光而非长距离的电气互连来交换数据。这从根本上改变了数据在人工智能系统中传输的方式，消除了计算扩展的最大障碍之一。”

传统铜互连在短距离传输中仍然是一种经济高效的解决方案。

然而，随着传输速度的提高和通信距离的增加，它们需要越来越复杂的补偿电路，从而导致更高的功耗和更大的数据传输延迟。

CPO通过在封装内集成光引擎，最大限度地缩短了高速电信号的传输距离，并使用光链路完成剩余的传输路径。

这使得高速通信能够跨越芯片、机架和模块进行扩展，同时保持高带宽密度、卓越的能效和强大的信号完整性，并具有更强的抗电磁干扰能力。

基于此架构，研究人员为下一代人工智能基础设施设定了明确的技术目标，包括每个节点超过100Tb/s的带宽、低于1 pJ/bit的能耗以及小于10纳秒的芯片间延迟。

论文还提出了一个全面的技术路线图，概述了从基于2D和2.5D中介层的配置到3D异构堆叠的演进过程，以及商业部署必须解决的关键技术挑战。

将光互连扩展到内存

从长远来看，CPO的发展预计将光互连延伸至内存接口。

超越传统封装的物理限制，所提议的光学中心架构利用光子中介器直接连接内存和处理器，最大化系统中数据传输的效率。

通过这种架构，多个AI加速器可以共享一个庞大的内存池，这不仅实现了更灵活的系统级数据传输，也让AI基础设施随着模型不断增长而更高效地扩展。

李教授表示，光互连很可能成为未来人工智能基础设施的基础连接技术。

这项技术已经超越了实验室，进入了商业化的早期阶段。从集成低功耗光子器件到开发相干协议以及提升系统可靠性，仍面临重大挑战。

然而，关键在于将存储设备和控制器、光子元件和封装作为一个整体系统共同设计。这正是与SK海力士合作尤为重要的地方。

SK海力士为什么要参与定义CPO

目前，SK海力士已经通过HBM进入GPU和AI加速器的核心封装。

SK海力士亲自下场定义CPO，本质上是一场“去商品化”的生存突围——当HBM红利触顶，它必须从“卖内存”转型为“AI系统架构师”。

过去几年，HBM靠TSV堆叠解决了封装内的内存墙，但当AI集群扩展到万卡规模，瓶颈已外溢到机架之间。

算力每2年涨3倍，互连带宽却只涨1.4倍，铜线在长距离下的损耗让昂贵的GPU陷入“空转等数据”的窘境。

如果系统级搬运问题不解决，HBM堆得再高也失去意义，SK海力士必须主动接住这外溢的瓶颈。

更关键的是，当前CPO叙事里缺了“内存侧”这一角。

英伟达、博通从交换芯片向下打，台积电做硅光代工，都把内存当成被动连接的终点。

海力士在抛出以光为中心的架构，首次把光互连延伸到内存接口，用光子中介层打通XPU池与内存池，让多加速器共享远超单封装上限的内存资源。

这一视角只有内存厂能定义，它让海力士拿到了系统架构桌的入场券，不再被动适配别人定好的接口。

正如Seunghoon Hong所言，公司正从组件供应商演变为“系统级co-design伙伴”。

在CPO尚未定标的当下，这篇顶刊论文就是海力士抢先卡位生态、锁定下一代AI基础设施话语权的关键落子。