2026 年 6 月底，高通开了一场投资者大会上。

会上，高通隆重介绍高宽带计算 HBC 技术，并推出龙飞 Dragonfly 系列 AI 服务器。

先把话说明：高通这次真正挑战的，不是 CUDA，是 HBM，是 CoWoS，这是英伟达赖以立足的整条硬件路线。

CUDA 太远，高通打不动。但 HBM 太贵，高通觉得，这条缝，能撬。

高通花了 39 亿美元买下 Modular，比市场估值 16 亿高出一大截。

钱花在哪？

MAX 平台、Mojo 语言，还有创始人 Chris Lattner 这块招牌，他是 LLVM 和 Swift 之父。

简单来说，高通需要一套自己的 AI 软件生态，好让开发者能把模型从英伟达的地盘，挪到高通的芯片上。

这笔收购说明一件事：高通不打算再靠手机吃饭了。它想进数据中心，而且是认真的。

不过，比软件更值得琢磨的，是硬件那部分。

1、高通为什么觉得 HBM 是走错了路

高通硬件的核心就是 HBC 技术，它最大特色就是在存储部分。

现在很多 GPU 集群里，实际利用率常年卡在 40% 到 60% 之间，算力是够的，甚至过剩。

真正卡脖子的，是内存墙，是带宽墙，是数据来回搬运的那点时间和电费。

但 HBM 功耗太高，且价格昂贵。

高通的 HBC 技术核心就是以 LPDDR 堆叠代替 HBM。

为什么 LPDDR 更便宜？答案很朴素：手机产业规模摆在那儿，一年出货几十亿颗，供应链早就磨得很成熟。

HBM 得靠 TSV、靠 Hybrid Bonding、靠台积电的 CoWoS，一步一步堆出来，成本自然压不下去。

高通认为传统的 HBM 通过 2.5D 封装，基本上无法绕开台积电昂贵的 CoWoS 工艺，导致成本居高不下。

高通的做法是堆叠 LPDDR，然后在最底层加一层计算 Die（裸片），也叫 HBC 加速器，只在有必要的时候才移动数据。

2、HBC 到底是什么

HBC 的关键不是芯片，而是芯片的封装。

要想完全理解高通的 HBC，我们需要对 AI 芯片封装做全面的了解。

想象一张图就够了：GPU 下面，压着一层硅中介层，硅中介层下面，才是 HBM，再往下，是基板。

为什么非要硅这一层？

因为普通 PCB 的布线密度太粗，跟不上 AI 芯片每秒数十万亿次操作的节奏。只有硅，能做到亚微米级的走线。

典型的 AI 芯片 2.5D 封装，硅中介层是核心，硅中介层可以实现亚微米级的布线宽度，而 PCB 是厘米级的，两者速度有天壤之别。

CoWoS 技术作为最典型的 2.5D 封装结构，由台积电率先提出。

硅中介层的短板也十分突出：

• 其一，成本高昂，「圆切方」的几何损耗随面积增大而急剧上升，良率控制难度较大；
• 其二，存在散热瓶颈，当 AI 芯片功率突破千瓦级时，硅约 150-160 W/m・k 的热导率难以满足散热需求；
• 其三，在高频条件下，信号串扰和插损问题显著，导致可靠性下降，较高的价格也限制了其应用范围。
• 其四，其面积受光刻机限制，不可能超过 860 平方毫米，无法用于超大型 Chiplet 设计。

高通的思路是，降低布线密度，用 2D 有机载板代替硅中介层，添加一块计算裸片或者说接口裸片，以复杂电路换带宽。

2D 有机载板通常是 ABF，这东西说起来有点意外，是味精工业的副产品，全球产能几乎捏在日本味之素一家手里。

高通的技术不是突发奇想，而是长期演进的成果，高通目前旗舰车载芯片 SA8797 用的就是类似的技术，即 MoP，Memory on Package，AMD 也在使用此技术。

即用有机载板取代硅中阶层，将 LPDDR5X 与逻辑 Die 互联

AMD 的 MoP

至于 LPDDR 堆叠，16 年前，美光就尝试过，也就是 HMC，Hybrid Memory Cube。

在美光早期的 HMC 架构中，思路和高通的 HBC 很像，但最终因性能不佳，在 2018 年终止生产。

十六年过去，同一个想法，换了个更能打的年代。高通的 HBC 实际非常类似 JEDEC 刚刚发布的 SPHBM4 标准，只是用 LPDDR 代替 HBM。

传统 HBM4 的技术核心，是用非常宽的数据总线来换取高带宽。

以 HBM4 官方规格来看，2048-bit 接口、最高 8Gb/s 传输速率，单一 stack 理论带宽约可达 2TB/s。

这种设计的优点是能效好，因为它像是开了 2048 条车道，虽然每条车道速度不是最高，但所有车道一起跑，总吞吐量非常惊人。

问题在于，2048 条数据信号不是免费的。这代表 SoC 与 HBM 之间需要极大量、极密集、极短距离的联机，因此高度依赖硅中介层、RDL 与先进封装。

联机越密，封装面积越大，良率压力越高，测试成本越重，散热也越难处理。

对 AI 加速器来说，瓶颈已经不只是「有没有 HBM」，而是「HBM 能不能用合理成本、合理良率、合理功耗放到系统里」。

SPHBM4 的关键技术，就是把 2048 条数据信号降到 512 条，再通过 4:1 串行化维持 HBM4 级距带宽。

打个比方：原来是一条 2048 车道的高速公路，车速中等。现在改成 512 条车道，但每条车道限速拉高四倍。

车少了，跑得快了，总运量没变。

这个改变看似只是接口设计，实际上却让整条 AI 封装供应链重新分工。

脚位变少，凸点间距（bump pitch）就有机会放宽，SoC 与内存之间不一定非要靠大型硅中介层才能完成高密度连接，可以绕开台积电，让专业的 OSAT 厂家即可完成。

因此，SPHBM4 有机会让 HBM4 级内存走向标准封装、有机基板，甚至未来延伸到玻璃基板与面板级封装。

这就是为什么市场会把 SPHBM4 与 ABF、玻璃基板、TGV、高速界面、AI ASIC 连在一起。

但 SPHBM4 不是把技术难度消灭，而是把难度从「封装密度」转移到「高速讯号工程」。

当数据线从 2048 条降到 512 条，每条线要跑得更快，最重要的关键就变成接口基底芯片（interface base die）。

过去，基底芯片（base die）比较像 HBM 堆栈底下的连接层。

到了 SPHBM4，它更像一颗高阶逻辑接口芯片，要处理串行化/反串行化、时钟设计、训练、讯号完整性、错误控制、电源管理与热管理。

因此，SPHBM4 的技术价值可以用一句话理解：

HBM4 是用极宽界面换取带宽与能效，SPHBM4 则是用更聪明的基底芯片与高速串行化，换取封装弹性、成本弹性与容量配置弹性。

3、AI 服务器，不一定非要 HBM

高通的判断，说到底就是一句话：算力不是瓶颈，访存才是。

AI 计算其实分两种。

一种是矩阵计算，Tensor 运算，这是 GPU 的主场，计算密度极高。

另一种是控制流，是 Index、Gather、Scatter，是 Attention 里那些零零碎碎的访存操作。

这类计算量很小，甚至可以忽略不计，但要命的是，它需要频繁地把数据从这里搬到那里。

真正浪费功耗的，往往不是计算本身，是搬运。

高通的解法，是在内存旁边，塞一颗小小的计算裸片。遇到访存密度高、计算密度低的操作，就地解决，不用千辛万苦搬到 SoC 上跑一圈再搬回来。

遇到真正的矩阵运算，再送去 SoC。省下来的，是时间，是功耗，也是成本。

高通的 AI 加速器最下层的计算裸片，应该就是 SPHBM4 的基底芯片，高通在此基础上加了一些标量运算单元。

标量运算在 AI 运算里占比很低，计算密度低，但访存密度高，因此就地完成，遇到计算密度高的矩阵运算再送到 SoC。

看到这里就会发现，高通真正想挑战的，并不是英伟达的 CUDA 生态，而是 AI 服务器长期以来形成的成本体系。

有机载板的性能上限，决定了它注定有天花板。

英伟达在训练领域的地位，短期内还是牢不可破的。

高通瞄准的，是推理市场，和训练强度不太高的中低端训练市场：

高效率、低拥有成本，是它唯一的武器，可以风冷，也可以直接液冷，功耗和价格远低于英伟达系统。

但这里得说句公道话：英伟达真正的护城河，从来不是 HBM，是 CUDA 生态、NVLink、InfiniBand、TensorRT，是一整套打磨了十几年的 DGX 系统。

而高通能撬动的，是成本，不是性能。

这是两个维度的战争，高通选的是自己打得赢的那一个。

如果 HBC 真的跑起来，可能会看到几件事陆续发生：

• HBM 的需求增速放缓；
• CoWoS 不再是唯一答案；
• ABF、有机基板、OSAT 厂商的价值被重新定价；
• AI ASIC 加速起量；

推理服务器，第一次有了「不一定非要 HBM」的选项。

高通的第一代 HBC 产品，预计明年亮相。

能不能成，现在谁都不敢打包票。但 AI 服务器这条路，好像终于要出现第二条岔道了。

至于岔道通向哪里，明年见分晓。