【产联社】2026年5月25日，在上海举行的国际电路系统研讨会ISCAS 2026上，华为董事、半导体业务部总裁何庭波正式发表"韬（τ）定律"。这也是中国在全球半导体领域首次提出指导产业发展的系统性原则。

受此消息影响，今日芯片产业链集体爆发，华兴源创、东芯股份、华虹公司“20CM”涨停，中芯国际、华大九天触及涨停。

QYResearch半导体分析师杨军平对产联社称，华为提出的“韬定律”核心是从“几何缩微”转向“时间缩微”，通过系统级设计、互连优化和软硬件协同弥补制程差距，这不是对摩尔定律的替代，而是后摩尔时代提升有效算力的一条重要路线补充。他指出，这标志着中国半导体开始尝试提出自己的系统级演进框架，从被动追赶走向主动定义问题。

韬（τ）定律是什么？

理解韬（τ）定律，先要理解它试图解决的问题。

何庭波在题为《半导体新路径探索与实践》的主旨演讲中指出，韬（τ）定律的核心目标是系统性降低时间常数τ，通过逻辑折叠等原创技术持续压缩信号传播时延，在不依赖极致物理制程的前提下，提升晶体管密度与系统性能。

目前，何庭波署名的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》已提交至中国科学院科技论文预发布平台。

何庭波在论文中指出，过去六十年，半导体产业的进步遵循一条简单的逻辑：摩尔定律。集成电路上可容纳的晶体管数量大约每隔18至24个月增加一倍，同等面积内晶体管更多，信号传播距离随之缩短，带来更高的计算性能、更低的功耗和更快的响应速度。

支撑摩尔定律的另一根支柱，是1974年IBM研究员Robert Dennard提出的登纳德缩放定律。该定律认为，随着晶体管变得越来越小，它们的功率密度保持不变。这一规律一直持续到2005年，当时泄漏功率开始成为问题。

制程走到7nm、5nm、3nm后，情况更加严峻。硅基晶体管的栅极氧化层厚度逼近原子尺度，量子隧穿效应导致漏电流失控。FinFET结构本身也快到头了，GAAFET虽然能再撑一两代，但研发和制造成本呈指数级攀升。经济账更不用算：先进制程的每一步推进，投入的资本开支都在翻倍量级，但每一代性能提升的边际收益持续递减。

这正是韬（τ）定律试图回答的问题：几何缩微的红利耗尽，半导体产业的演进还有没有新路？

从“缩尺寸”，变成“缩时间”

韬（τ）定律提出以"时间（τ）缩微"替代"几何缩微"，作为半导体与电子系统演进的新指导原则，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。

需要指出的是，τ这个概念并非华为首次提出。在电子学和半导体领域，τ长期被用于描述电路中的时间延迟与RC（电阻、电容）特性。过去几十年，围绕时序优化、数据流架构、异步计算、互连延迟等方向，半导体领域已积累了大量研究，其核心目标都是降低信息在器件、电路、芯片与系统中的时间成本。华为的工作，是将这一维度系统化地提升为跨层级的产业演进框架。

不同于摩尔定律聚焦单一器件尺寸，韬定律构建了覆盖器件、电路、芯片到系统的多层级协同优化体系：从底层优化晶体管与互连的电阻和寄生电容，到中层突破平面布局限制的逻辑折叠，再到顶层软硬件芯全栈协同设计与互联协议重构。

杨军平指出，韬定律抓住了当前先进芯片演进中的真实矛盾：晶体管继续缩小的边际收益下降，而互连、存储访问、数据搬运、封装I/O、系统通信正在成为新的性能瓶颈。“到3nm、2nm、1.4nm之后，真实产品性能越来越取决于数据能否高效流动。芯片性能不再只是晶体管数量问题，而是晶体管、SRAM、HBM、片上互连、Die-to-Die互连、封装、编译器、算子调度、整机互联共同作用的结果。”

杨军平同时强调，不应将韬（τ）定律理解为“华为不再需要先进制程”。先进制程仍是最直接的PPA（性能、功耗、面积）提升路径。韬（τ）定律的合理定位，是在传统几何缩微越来越困难、且中国大陆无法完整获取最先进EUV生态的背景下，以系统级设计、互连优化和软硬件协同来弥补部分制程差距。“它不是替代摩尔定律，而是对‘后摩尔时代如何继续提升有效算力’的一种路线补充。”

六年量产381款芯片，秋季新麒麟验证技术

韬（τ）定律并非停留在纸面。自2020年至今，华为已设计并量产381款芯片，覆盖通信、计算、终端等多领域，完成从理论到落地的完整验证。

将于2026年秋季面世的“麒麟芯片2026”是逻辑折叠技术的首次成功实施，它基于全新的自由逻辑设计理念，由单层扩展至双层，并实现晶体管密度等指标的大幅提升。据何庭波在论文中介绍，相比同节点传统设计，该芯片晶体管密度提升53.5%，能效提升41%，峰值频率提升12.7%至3.1GHz。

面向长远，华为给出明确目标：到2031年，基于韬（τ）定律的高端芯片，晶体管密度将达到1.4纳米制程的同等水平，有望在不依赖极致制程的情况下比肩全球最先进工艺能力。

杨军平提示，这一表述的重点应放在“等效密度”和“系统性能”上，而非理解为“华为已掌握1.4nm物理制造制程”。二者在技术含义和制造能力上存在本质差异。

先进封装、EDA、Chiplet：谁能接住新机会

若芯片行业的竞争重心从“拼制程”转向“拼系统效率”，产业链的价值分布将随之重组。

杨军平分析认为，受益方向将向设计自动化、先进封装、Chiplet互连和AI算力系统扩散。核心逻辑在于：谁能减少数据搬运、降低通信延迟、提升算力利用率，谁就能在新格局中占据位置。

他认为，EDA（电子设计自动化）是最直接受益方向之一。过去EDA主要围绕逻辑综合、布局布线、时序收敛、功耗分析、验证、DFM等环节服务单芯片设计；但在“时间缩微”路径下，EDA需要从单Die优化扩展到多Die、多封装、多系统级互连、软硬件协同优化。

“对中国大陆EDA企业而言，这可能是一次窗口期。”杨军平认为，在7nm以下传统数字后端领域追赶国际龙头难度极高，但在Chiplet封装协同、系统级仿真等新场景中，国内企业若能深度绑定国产工艺与国产芯片场景，有可能形成差异化切入。

“先进封装重要性继续上升。”杨军平指出，与EUV光刻相比，先进封装不受同等程度的供应链限制，且能直接服务AI芯片、通信芯片和服务器芯片的性能提升，“对中国大陆而言是相对更具现实突破性的环节”。

Chiplet层面，其价值定位可能从“大芯片的替代方案”演变为“系统效率平台”。但杨军平提醒，Chiplet的难点不在于将多颗芯片拼合，而在于接口标准、时钟同步、缓存一致性、热管理与软件调度等系统性问题的解决能力。

AI算力方面，可能形成“以系统补单芯片”的路线。大模型训练和推理的瓶颈并非只是单颗芯片的峰值算力，而是内存带宽、卡间互联、通信协议与集群稳定性的综合表现。若韬定律能在昇腾体系中落地，最大机会可能不在单颗芯片，而在“国产AI算力系统级解决方案”。华为此前提出的超节点与UnifiedBus，本质上已是围绕这一逻辑的工程实践。

追赶者第一次试图定义规则

对于这一举动的产业意义，杨军平给出的判断是：最值得关注的，是中国半导体开始尝试提出自身的系统级演进框架，而非继续沿用他人的评价坐标。

过去，中国半导体产业长期处于“追赶型叙事”中，追赶先进制程、追赶EUV、追赶EDA、追赶GPU、追赶HBM。韬（τ）定律的不同之处在于，它不是宣示“我们要追上几纳米”，而是试图提出一个新的评价维度：若几何尺寸无法快速追上，能否通过降低系统时间常数、重构互连、软硬协同，来实现等效性能？

“这是一种从被动追赶走向主动定义问题的尝试。”杨军平如此表述，同时强调，目前还不能简单认为中国企业已从“技术追赶”全面进入“定义产业路线”的阶段。更准确地说，华为正在部分领域尝试路线定义，能否上升为行业通行路线，还要看产品验证、标准开放与生态扩散三个维度的进展。

面对未来，何庭波表示：“未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。在韬（τ）定律的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。”

参考来源：华为官网（huawei.com）、何庭波署名的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》、QYResearch杨军平分析师受访